集成电路工艺实验思考题答案参考

　　尽管大部分答案都可以在课本上找到，不过在紧张的期末复习期间这项工作仍然显得无趣且繁琐，因此在这里为大家整理了一套答案，供大家复习时参考。

工艺实验思考题

1.理想恒定电场按比例缩小的优势是什么？

　　优势：全收缩时功率按收缩因子的平方减小；栅氧电容和各种寄生电容按收缩因子减小，充电、放电时间得到改善；芯片面积减小，集成度提高。

2.理想恒定电场按比例缩小有什么问题？如何解决？

　　问题：要求所有端点电压也随尺寸减小，并不实际；器件尺寸过小，收到物理的限制越来越大；尺寸缩小会产生各种二级效应如段沟道效应等。

　　解决方法：采用新型的器件结构来抵消产生的不良影响，采用恒定电压比例缩小。

3.什么是亚阈值斜率？优化器件性能对亚阈值斜率有什么要求？

　　实际上，当栅压小于阈值电压时，仍然存在弱的反型层，并有一些漏源电流，这些漏源电流与栅压呈指数关系。将栅压和漏源电流的对数绘成曲线，该曲线在阈值电压下的那一段的斜率叫做亚阈值斜率。为了优化器件性能，亚阈值斜率应该越大越好，这样在亚阈值区的电流就会快速衰减为零。

4.同一晶片沟道长度很小时，为什么阈值电压会随沟长减小而降低？

　　因为沟长尺度很小时，会产生小尺寸效应，如短沟效应、窄沟效应等。短沟效应就是源漏会辅助栅下区域耗尽，即栅下耗尽区电荷很大一部分被源漏pn结电荷平衡，因此只要较少的栅电荷就可以达到反型。

5.什么是漏致势垒降低（DIBL）？对器件和电路性能有什么影响？

　　DIBL即漏端电压使源和沟道之间的势垒降低，导致阈值电压随漏端电压的增加而减小的现象。由于DIBL效应，使得短沟道器件亚阈值电流对漏源电压有强烈的依赖关系，它随漏源电压的增加而增加。因此会是器件的关态电流增加，降低器件的性能。同样会使得饱和区的输出电导不再恒定。

6.垂直电场为什么会引起迁移率变化？

　　因为垂直电场会使得载流子向表面加速，因此，反省层载流子除了受到晶格和离化杂质散射之外，还会与硅发生碰撞，造成迁移率降低、并使载流子被限制在表面附近。

7.垂直电场引起的迁移退化，对跨导有什么影响？

　　垂直电场引起的迁移退化，会使得跨导减小。

8.什么是速度饱和现象？

　　速度饱和是指沟道中载流子漂移速度随电场的增加而最终饱和的现象。

9.速度饱和现象对器件和电路的性能有什么影响？

　　由于存在速度饱和效应，电流和饱和电压都小于长沟道理论的预期值。同时，速度饱和会造成沟道的夹断现象。

10.什么是热载流子效应？

　　热载流子诱生的MOS器件退化是由于高能量的电子和空穴注入栅氧化层引起的，注入的过程中会产生界面态和氧化层陷落电荷，造成氧化层的损伤。随着损伤程度的增加，器件的电流电压特性就会发生改变。当器件参数改变超过一定限度后，器件就会失效，器件损伤的程度和机理取决于器件的工作条件。

11.热载流子效应对电路性能有什么影响？

　　对器件的影响：热载流子效应会引起碰撞电离，产生衬底电流，造成寄生BJT导通；热载流子及其产生的二次电子越过硅-二氧化硅势垒，进入栅氧化层，产生界面态和栅电流。 对电路的影响：使得饱和区的电流不完全饱和。

12.漏源电压和输出阻抗的关系是什么？

　　随着漏源电压的增大，输出阻抗的变化呈现三个阶段。第一阶段：随着漏源电压的增大，夹断点向源端移动，沟道调制作用减弱，输出阻抗增大；第二阶段：随着漏源电压的增大，漏致势垒降低（DIBL）效应增大，使得阻抗有变小的趋势，抵消了调制作用减弱的影响，输出阻抗近似保持不变；第三阶段：漏源电压进一步增大，碰撞电离作用使得输出阻抗快速降低。

13.什么是工艺角？

　　工艺角指的是MOS晶体管的SPICE模型覆盖所有可能的工艺、温度、电源电压变化造成的器件行为偏差。采用改变模型参数的方法，把晶体管模型分为Normal, Fast和Slow不同的情况。

14.什么是薄层电阻？晶片的电阻率和厚度一般在什么数量级？

　　半导体膜或薄金属膜单位面积上的电阻叫薄层电阻。晶片的电阻率为0.05Ω·cm到0.1Ω·cm，厚度约为500到1000μm。

15.什么是切克劳斯基法？晶片有什么预处理措施？

　　切克劳斯基法也叫直拉法，是将一块单晶硅的籽晶进入熔融硅中，然后在旋转籽晶的同时逐渐地将其从熔融硅中拉出，形成单晶棒的技术。 晶片的预处理措施有清洗和腐蚀多晶硅，去除表面的污物和氧化层。如使用有机溶剂（丙酮、甲醇）等去除油污，使用HF等化学试剂去除氧化层等。

16.氧化层有哪些用途？

　　氧化层有多种用途：1.作为掩膜：可以阻挡杂质离子向衬底中的扩散；2.作为芯片的钝化和保护膜：避免器件的玷污和化学腐蚀；3.作为电离隔膜；4.作为元器件的组成部分：如MOS场效应晶体管的绝缘栅材料。

17.什么是浅槽隔离技术？有哪些用途？

　　浅槽隔离，即STI。通常用于0.25um以下工艺，通过利用氮化硅掩膜经过淀积、图形化、刻蚀硅后形成槽，并在槽中填充淀积氧化物，用于实现器件之间的隔离。

18.影响二氧化硅层生长速度的因素有哪些？

　　氧化气氛的类型和压强、生长的温度以及硅片的掺杂浓度。

19.栅氧化层制备时为什么对精度要求很高？

　　因为氧化层的厚度决定了晶体管的电流驱动能力和可靠性；而且，氧化层硅下面的“清洁程度”也会影响沟道中载流子的迁移率，并因此影响晶体管的电流驱动能力、跨导和噪声。

20.离子注入的离子束能量很高导致掺杂浓度反常分布，会带来什么影响？

　　这种分布对n阱来说是理想的，因为他使n阱底部的电阻率较低，可降低对于闩锁效应的灵敏度。又使n阱表面的掺杂浓度较低，从而减小PMOS器件的S/D电容。

21.什么是沟道阻断注入？有什么用途？

　　沟道阻断注入指的是在场氧化区下面增加掺杂浓度。其作用势用来提高场氧晶体管的阈值电压。

22.退火有什么作用？会产生什么影响？

　　因为离子注入会严重地破坏硅的晶格，因此，注入后通常将硅片在大约1000℃下加热15到30分钟，以使晶格键再次生成，这个工艺称作退火。

　　退火工艺会导致杂质再分布，使得杂质分布展宽，造成不良影响，因此一般在所有的注入完成之后，对硅片仅退火一次。

23.什么是离子注入的沟道效应？有什么应对措施？应对措施有什么缺点？

　　离子注入的沟道效应是指，如果注入离子束对准晶轴方向，离子就会在晶片中渗透很深。应对措施：将注入（或晶片）倾斜7-9°，以避免这种对准，确保形成预期的杂志分布。但这种注入会影响晶体管的匹配，因此有必要在版图设计中加以考虑。

24.刻蚀有哪些方法？不同方法有什么优点或缺点？

　　刻蚀的方法有：1.湿法刻蚀，即将硅片置于化学溶液中腐蚀（精度较低）；2.等离子体刻蚀：即用等离子体鸿基晶片（精确度高）；3.反应离子刻蚀：用反应气体中产生的离子轰击晶片。

25.什么是阈值电压调节？有什么作用？

　　因为“自然”形成的晶体管阈值电压通常与期望相差较大，因此有必要进行阈值电压的调整注入。这种注入是在栅氧化层生长后进行的，从而会在表面附近形成一个杂质薄层。

26.栅极使用多晶硅的原因是什么？多晶硅层电阻率有什么控制方法？

　　栅极使用多晶硅的原因主要有：1.MOSFET的阈值电压主要由栅极与通道材料的功函数差决定，而因为多晶硅本质上是半导体，因此可以藉由掺杂不同极性的杂质来改变其功函数，进而方便地改变MOSFET的阈值电压；2.硅-二氧化硅接触面经过多年的研究，已经证实这两种材料之间的缺陷蚀相对而言比较少的；3.多晶硅的融点比大多数金属高，适用的制造工艺更为广泛。

27.什么是自对准工艺？有什么好处？

　　自对准工艺指的是不使用标记源和漏的掩膜版，直接利用先前定义的栅极进行离子注入，自动形成源漏区掺杂的工艺。其好处是可以精确的在栅极两侧进行源漏区注入，使得器件的尺寸更容易按比例缩小。

28.为什么需要制作金属硅化物？金属硅化物怎么制作？

　　制作金属硅化物是因为掺杂多晶硅和源/漏区方块电阻通常较大，需要将他们的电阻值减小约一个数量级。金属硅化物可以通过在多晶硅层和有源区覆盖一薄层高电导材料来生成。

29.接触孔和通孔有哪些工艺要求？

30.什么是接触穿刺？如何避免？

　　金属穿刺是当金属与有源区大面积连接时，金属可能会“吃掉”和透过掺杂区，并最终穿过pn结，将二极管短路。避免接触穿刺主要方法是减小接触孔的尺寸，即使用很多小的接触窗口而不是用一个大窗口。

31.电阻有哪些类型？电阻需要关心的参数有哪些？

　　电阻用N阱电阻、源/漏P+或N+材料电阻、硅化的多晶硅电阻、金属电阻等。电阻需要关心的参数有电阻的方块电阻、精确度等。

32.非硅化多晶硅电阻（加硅化阻挡层）的优缺点有哪些？

　　优：电阻阻值大； 　　缺：稳定性差，制版成本高，工艺较复杂。

33.N阱电阻的优缺点和用途有哪些？

　　阻值较大，但受其工艺影响较大。用途有：共源级放大电路中隔离信号通路和源阻抗，适合做大电阻。

34.P+和N+源漏区电阻的特点和用途有哪些？

　　特点是仅适合做小电阻，其随工艺变化范围很大，与衬底形成结电容。

35.硅化多晶硅电阻的特点有哪些？

　　电阻较小，方阻的变化范围很大，仅用在对电阻绝对值要求不高的场合。

36.金属电阻的特点有哪些？

　　电阻很小。

37.电容有哪些类型？电容需要关心的参数有哪些？

　　电容的类型：多晶硅-扩散层电容、多晶硅-多晶硅电容、金属-多晶硅电容、MOS电容器。关心的参数：非线性、对衬底的寄生电容、串联电阻和每单位面积电容密度等。

38.电容的下极板寄生电容与电容值的比例一般是多少？

　　对于多晶硅-扩散层电容，下极板寄生电容越是极板间电容的20%；对于多晶硅-多晶硅电容，下极板寄生电容与电容的数值大致相同；对于金属-多晶硅电容，下极板寄生电容大约是板间电容的10%-20%；对于MOS电容该比例为10%-20%.

39.金属-多晶硅电容的特点有哪些？

　　金属多晶硅电容的线性特性最好、寄生电容最小，但也最昂贵。

40．MOS电容的特点有哪些？

　　实现的方法最为简单；点位面积电容非常大，可以节省相当大的面积；下极板寄生电容对于栅电容的比率较小；但其电容即使在强反型状态下也与电压有关，使其不能用于精确的电荷传输。

41.减小MOS电容互联电阻的措施有哪些？

　　为了减小MOS电容的串联电阻，L必须最小化。因此，MOS电容器通常设计成一些又宽又短的器件并联，而不设计成正方形块。

42.互联线对电路性能的影响表现在哪些方面？

　　互联线与串联电阻和并联电容密切相关。而电源线和地线的串联电阻会产生直流和瞬态的压降。对于长的传输线，连线的分布电阻和电容会引起显著的信号延时。

43.什么是电迁移现象？对互联线宽度有什么限制？

　　在高电流密度下，连线中的铝原子容易“迁移”，其留下的空位最终会造成连线断开的现象称为电迁移。因此，必须将互联线宽度设计的大一些，避免电流密度过大造成过早的电迁移。

44.什么是闩锁效应？有哪些预防措施？

　　闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。造成电流的不断增大，进而晒会晶体管。

　　预防措施：使等效电路的环路增益保持小于1；合理设计版图，使得衬底接触空和n阱接触空的接触电阻尽可能小，减小寄生电阻等。

45.N阱环绕器件为什么需要再N阱和器件之间留有余量？

　　因为存在对准偏差。

46.多晶硅层和金属线为什么会有最小宽度限制？

　　因为如果宽度太窄，由于光刻和制造水平的影响，可能会导致金属和多晶硅层断开。

47.同层连线之间为什么有最小宽度限制？

　　因为如果宽度太窄，可能会造成连线的交叠短路。

48.为什么阱或有源区有最小包围的限制？

　　因为要确保在出现制造偏差时期间部分始终在N井和P+注入区里面。

49.为什么多晶硅栅极在有源区以外有最小延伸的限制？

　　因为要确保晶体管在有源区边缘能正常工作。

50.为什么长金属线最小宽度比短金属线最小宽度大？

　　因为要避免“起皮”问题。

51.什么是天线效应？有什么影响和应对措施？

　　在芯片生产过程中，暴露的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，会收集电荷（如等离子刻蚀产生的带电粒子）导致电位升高。天线越长，收集的电荷也就越多，电压就越高。若这片导体碰巧只接了MOS 的栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象我们称之为“天线效应”。

　　应对措施就是尽可能减小导电材料和多晶硅的几何面积。

52.插指结构晶体管的单指宽度一般如何选取？

　　根据经验，每一个指状晶体管的宽度的选取要保证该晶体管的栅电阻小于其跨导的导数。

53. 插指结构的优缺点有哪些？

　　优：减少栅电阻。

　　缺：使得源/漏区的周边电容增大了。

54.电路版图对称有什么好处？

　　对称性的设计可以尽可能的避免由不匹配造成的失调电压；同时还可以抑制共模噪声和偶次非线性效应。

55.什么是栅阴影效应？栅阴影效应有什么应对措施？

　　栅阴影是由于在离子注入是为了避免沟道效应，将注入方向小角度偏移造成栅对注入产生阻挡，从而产生阴影的效应。

56.共中心布局方法有什么好处？

　　共中心布局提升了版图的对称性。

57.基准电源如何分配？

　　参考源可以按电流（而不是电压）进行分配。其思路就是将参考电流走线连到临近的模块，并且就地生成镜像电流。

58.电流镜匹配需要注意哪些问题？

　　要注意电流源的取向；为了减小布线难度，可以多采用几个局部的带隙参考电路。

59.提高电阻匹配程度的方法有哪些？

　　对于大数值的电阻，通常将其分为较短的电阻单位，平行放置并串联在一起。

60.提高电容匹配程度的方法有哪些？

　　采用多晶硅覆盖扩散区、多晶硅覆盖多晶硅或金属覆盖多晶硅的结构。

61.衬底上实现的二极管有什么问题？

　　必须保持反向偏压，只能做为随电压变化的电容器。

62.N阱中实现的二极管有什么问题？

　　在正偏时面临许多困难，即正偏时会有很大的衬底电流，不能简单地看做为两端悬浮的二极管。

63.减小信号串扰的措施有哪些？

　　措施：1.利用差动信号将大多数串扰转换成共模干扰；2.在版图中“屏蔽”敏感信号。

64.减小衬底噪声影响有哪些措施？

　　措施：1.在整个电路中都采用差动电路，以降低模拟电路部分对共模噪声的敏感度。2.数字信号与时钟应该以互补形式分布，从而减小净噪声耦合。3.采用更精确的工作模式，比如信号采样或电容间的电荷转移应在时钟跳变以后进行。4.使与衬底相连的内引线电感最小。5.使用“保护环”将敏感模块与衬底噪声隔离等。

65.模拟地与数字地如何分开？

　　低频电路：加粗和缩短地线，电路各部分采用一点接地。 　　高频电路：应采取分开接地和一点接地相结合的方式。